Транзистори и чипове: FET, FinFET, GAAFET и отвъд
Докъде ще стигне конкуренцията за компактност, скорост и енергийна успеваемост?
Полупроводниковата промишленост търси всевъзможни способи за превъзмогване на софтуерните бариери, към този момент съумява
(снимка: CC0 Public Domain)
Производителността на процесорите и видеокартите зависи от доста фактори, в това число напредъка в технологиите, по които се изготвят транзисторите. Увеличаването на изчислителната мощ е обвързвано с понижаване на размера на транзисторите, което разрешава консолидиране на повече детайли в по-малка повърхност. Освен това се трансформира структурата на транзисторите.
Съвременните полупроводникови чипове употребяват транзистори с дизайни като FET, FinFET и GAAFET. Тез се характеризират с по-висока продуктивност и енергийна успеваемост, спрямо обичайните транзистори. Ето какви са разликите сред тях:
Планарен FET дизайн
Планарният транзистор беше съществена технология за чипове до към 2012 година Неговата конструкция е много елементарна: има област на n-проводимост към източника и приключването, основана посредством въвеждане на подобаващи примеси в силиций. Субстратът в началото има p-проводимост. Гейтът (затворът) служи като надзорен детайл, който разрешава контролиране на тока от източника към приключването посредством използване на избран капацитет към него. Тази идея може да се онагледи с водопроводна тръба. Затворът работи като клапан, който контролира ширината на канала.
С напредването на технологиите планарните FET транзистори ставаха все по-малки без особени спънки за това. Когато обаче доближиха размер от 22 нанометра, инженерите се сблъскаха с редица проблеми. Например, намаляването на дължината на пандиза докара до това, че каналът стана прекомерно тъничък. Това разреши на електроните непринудено да тунелират от източника до приключването, даже когато гейтът е затворен. С други думи, настъпи приключване на ток даже когато транзисторът е изключен.
В допълнение, намаляването на площта на гейта докара до понижаване на успеваемостта на ръководството на канала. В резултат на това транзисторът стана по-малко управляем, което докара до проблеми в работата му. Трябваше да се разработят нови дизайни и технологии, с цел да се преодолеят рестриктивните мерки.
3D дизайн FINFET
Преходът от двуизмерна към триизмерна конструкция на транзисторите посредством потребление на технологията FinFET обезпечи редица на практика преимущества:
• Разширен канал под формата на перка направи вероятен по-ефективен поток на тока. Гейтът заобикаля канала от три страни, което разрешава по-добър надзор на електронния поток. Когато се приложи напрежение към пандиза, електроните се изтеглят от дълбочината на ребрата към върховете, където се образува каналът. Това води до по-ефективно и съсредоточено ядро в горната част на ребрата, минимизирайки токовете на утечка;
• 3D структурата на FinFET усъвършенства успеваемостта на ръководството, спрямо планарната технология. Тъй като гейтът обгръща канала от три страни вместо единствено от една, производителите могат да проектират транзистори с 2-3 гребена, което разрешава по-висок транзисторен ток;
• Разделителната дарба на употребяваното фотолитографско съоръжение също въздейства директно върху дистанцията сред гребените, което още повече усилва успеваемостта на ръководството.
Технологията FinFET е възприета от огромни играчи като Intel, Samsung, TSMC и SMIC. Но макар практическите изгоди, ресурсът на технологията FinFET последователно се изчерпва. Тъй като размерът на гейта става по-малък, проблематично е да поставите ребрата по-близо едно до друго. Освен това с всяка итерация е належащо да се усилва височината на ребрата.
FinFET технологията доближава своя предел при 5- и 3-нанометровите процеси. Поради това, TSMC и Samsung работят върху нова архитектура, която е по-обещаваща.
GAAFET транзистор
През 2020 година TSMC и Samsung започнаха да създават ново потомство транзистори, наречени GAAFET (Gate-All-Around Field-Effect Transistor). Очаква се тази нова архитектура да обезпечи в допълнение нарастване на продуктивността на чиповете и да разреши преход към по-тънки индустриални процеси – до 1-2 нанометра.
Дизайнът на транзистора GAAFET се разграничава от FinFET по това, че каналите са заобиколени с гейтове от четирите страни. Това се реализира посредством разсичане на ребрата и основаване на канали, формирани от няколко хоризонтални силициеви нанотръби или нанолистове. Новият дизайн усъвършенства ръководството на транзистора и преодолява прага от 3 нанометра.
Интересното е, че GAAFET транзисторът бе показан за първи път през 1988 година, само че всеобщото произвеждане стартира едвам неотдавна. Освен TSMC и Samsung, Intel също има собствен личен вид на GAAFET, наименуван RibbonFET. Инженерите на Intel ще предложат няколко разновидността на RibbonFET с друг брой нанолистове (от 2 до 5).
Но внедряването на тази технология е съпроводено с компликации, в това число висока цена поради характерната ѝ конструкция. В резултат на това разработчиците на чипове не са склонни да се откажат от FinFET, защото тя към момента предлага конкурентна продуктивност и опция за потребление на софтуерни процеси до 4 нанометра.
Нови перспективни разработки
След разкриване на 3D структурите, разработчиците на чипове започнаха да изследват и оферират по-сложни архитектури. Един образец е 2,5-нанометровият транзистор с спомагателен полеви резултат (CFET) на Intel. Тази идея включва нареждане на nFET и pFET структурите отвесно една върху друга. Подобна техника понижава дейната повърхност на клетката и разрешава още по-голяма компактност, което отваря опцията за основаване на по-сложни и мощни електронни устройства.
IBM и Samsung също работят върху нова транзисторна технология, наречена VTFET. Тя употребява отвесно нареждане на транзистори, което я прави по-сложна от съществуващата FinFET конструкция. Очаква се VTFET да обезпечи двойно по-висока продуктивност и да употребява с 85% по-малко сила от FinFET.
Но към момента не е ясно дали новите концепции ще бъдат осъществени на процедура. Разходите за мащабиране на интегралните схеми стават все по-скъпи, което принуждава производителите да търсят различни решения. Пример е технологията за пакетиране (чиплетите) – при нея няколко дребни чипа се интегрират в пакет, вместо да се вграждат всички функционалности в един чип. Този метод набира известност, защото ще помогне за превъзмогване на казуса с разноските при мащабиране. Във всички случаи обаче производителите ще се преценяват с рентабилността, продуктивността и практическото приложение.
Полупроводниковата промишленост търси всевъзможни способи за превъзмогване на софтуерните бариери, към този момент съумява
(снимка: CC0 Public Domain)
Производителността на процесорите и видеокартите зависи от доста фактори, в това число напредъка в технологиите, по които се изготвят транзисторите. Увеличаването на изчислителната мощ е обвързвано с понижаване на размера на транзисторите, което разрешава консолидиране на повече детайли в по-малка повърхност. Освен това се трансформира структурата на транзисторите.
Съвременните полупроводникови чипове употребяват транзистори с дизайни като FET, FinFET и GAAFET. Тез се характеризират с по-висока продуктивност и енергийна успеваемост, спрямо обичайните транзистори. Ето какви са разликите сред тях:
Планарен FET дизайн
Планарният транзистор беше съществена технология за чипове до към 2012 година Неговата конструкция е много елементарна: има област на n-проводимост към източника и приключването, основана посредством въвеждане на подобаващи примеси в силиций. Субстратът в началото има p-проводимост. Гейтът (затворът) служи като надзорен детайл, който разрешава контролиране на тока от източника към приключването посредством използване на избран капацитет към него. Тази идея може да се онагледи с водопроводна тръба. Затворът работи като клапан, който контролира ширината на канала.
С напредването на технологиите планарните FET транзистори ставаха все по-малки без особени спънки за това. Когато обаче доближиха размер от 22 нанометра, инженерите се сблъскаха с редица проблеми. Например, намаляването на дължината на пандиза докара до това, че каналът стана прекомерно тъничък. Това разреши на електроните непринудено да тунелират от източника до приключването, даже когато гейтът е затворен. С други думи, настъпи приключване на ток даже когато транзисторът е изключен.
В допълнение, намаляването на площта на гейта докара до понижаване на успеваемостта на ръководството на канала. В резултат на това транзисторът стана по-малко управляем, което докара до проблеми в работата му. Трябваше да се разработят нови дизайни и технологии, с цел да се преодолеят рестриктивните мерки.
3D дизайн FINFET
Преходът от двуизмерна към триизмерна конструкция на транзисторите посредством потребление на технологията FinFET обезпечи редица на практика преимущества:
• Разширен канал под формата на перка направи вероятен по-ефективен поток на тока. Гейтът заобикаля канала от три страни, което разрешава по-добър надзор на електронния поток. Когато се приложи напрежение към пандиза, електроните се изтеглят от дълбочината на ребрата към върховете, където се образува каналът. Това води до по-ефективно и съсредоточено ядро в горната част на ребрата, минимизирайки токовете на утечка;
• 3D структурата на FinFET усъвършенства успеваемостта на ръководството, спрямо планарната технология. Тъй като гейтът обгръща канала от три страни вместо единствено от една, производителите могат да проектират транзистори с 2-3 гребена, което разрешава по-висок транзисторен ток;
• Разделителната дарба на употребяваното фотолитографско съоръжение също въздейства директно върху дистанцията сред гребените, което още повече усилва успеваемостта на ръководството.
Технологията FinFET е възприета от огромни играчи като Intel, Samsung, TSMC и SMIC. Но макар практическите изгоди, ресурсът на технологията FinFET последователно се изчерпва. Тъй като размерът на гейта става по-малък, проблематично е да поставите ребрата по-близо едно до друго. Освен това с всяка итерация е належащо да се усилва височината на ребрата.
FinFET технологията доближава своя предел при 5- и 3-нанометровите процеси. Поради това, TSMC и Samsung работят върху нова архитектура, която е по-обещаваща.
GAAFET транзистор
През 2020 година TSMC и Samsung започнаха да създават ново потомство транзистори, наречени GAAFET (Gate-All-Around Field-Effect Transistor). Очаква се тази нова архитектура да обезпечи в допълнение нарастване на продуктивността на чиповете и да разреши преход към по-тънки индустриални процеси – до 1-2 нанометра.
Дизайнът на транзистора GAAFET се разграничава от FinFET по това, че каналите са заобиколени с гейтове от четирите страни. Това се реализира посредством разсичане на ребрата и основаване на канали, формирани от няколко хоризонтални силициеви нанотръби или нанолистове. Новият дизайн усъвършенства ръководството на транзистора и преодолява прага от 3 нанометра.
Интересното е, че GAAFET транзисторът бе показан за първи път през 1988 година, само че всеобщото произвеждане стартира едвам неотдавна. Освен TSMC и Samsung, Intel също има собствен личен вид на GAAFET, наименуван RibbonFET. Инженерите на Intel ще предложат няколко разновидността на RibbonFET с друг брой нанолистове (от 2 до 5).
Но внедряването на тази технология е съпроводено с компликации, в това число висока цена поради характерната ѝ конструкция. В резултат на това разработчиците на чипове не са склонни да се откажат от FinFET, защото тя към момента предлага конкурентна продуктивност и опция за потребление на софтуерни процеси до 4 нанометра.
Нови перспективни разработки
След разкриване на 3D структурите, разработчиците на чипове започнаха да изследват и оферират по-сложни архитектури. Един образец е 2,5-нанометровият транзистор с спомагателен полеви резултат (CFET) на Intel. Тази идея включва нареждане на nFET и pFET структурите отвесно една върху друга. Подобна техника понижава дейната повърхност на клетката и разрешава още по-голяма компактност, което отваря опцията за основаване на по-сложни и мощни електронни устройства.
IBM и Samsung също работят върху нова транзисторна технология, наречена VTFET. Тя употребява отвесно нареждане на транзистори, което я прави по-сложна от съществуващата FinFET конструкция. Очаква се VTFET да обезпечи двойно по-висока продуктивност и да употребява с 85% по-малко сила от FinFET.
Но към момента не е ясно дали новите концепции ще бъдат осъществени на процедура. Разходите за мащабиране на интегралните схеми стават все по-скъпи, което принуждава производителите да търсят различни решения. Пример е технологията за пакетиране (чиплетите) – при нея няколко дребни чипа се интегрират в пакет, вместо да се вграждат всички функционалности в един чип. Този метод набира известност, защото ще помогне за превъзмогване на казуса с разноските при мащабиране. Във всички случаи обаче производителите ще се преценяват с рентабилността, продуктивността и практическото приложение.
Източник: technews.bg
КОМЕНТАРИ