Излезе Vortex 2.2 – GPGPU с отворен код, базиран на RISC-V архитектурата
Публикуван бе планът Vortex 2.2, в границите на който се създава отворен GPGPU, основан на RISC-V архитектурата, предопределен за осъществяване на паралелни калкулации благодарение на API на OpenCL и модела за осъществяване SIMT (Single Instruction, Multiple Threads). Проектът може да се употребява и в региона на проучванията на 3D графиката и при създаването на нови архитектури на графични процесори. Схемите, описанията на хардуерните блокове във Verilog, симулаторът, драйверите и свързаната с плана документи се популяризират под лиценза Apache 2.0.
GPGPU се базира на типичната RISC-V ISA, разширена с някои спомагателни указания, нужни за поддържане на функционалностите на GPU и ръководството на влакна. В същото време измененията в архитектурата на набора от указания RISC-V са сведени до най-малко и където е допустимо, се употребяват съществуващите векторни указания. Сред спомагателните указания са: „ tex “ за ускорение на обработката на текстури, vx_rast за ръководство на растеризацията, vx_rop за обработка на фрагментите, дълбочината и прозрачността, vx_imadd за осъществяване на интервенция „ умножение и прибавяне “, vx_wspawn, vx_tmc и vx_bar за активиране на фронтове от указания и влакна в тях (wavefront, набор от влакна, изпълнявани редом от SIMD Engine), vx_split и vx_join.
Разработеният GPGPU поддържа 32- и 64-битови RISC-V архитектури с наборите от указания RV32IMF и RV64IMAFD и може да включва опционална споделена памет, кешове L1, L2 и L3, както и конфигурируем брой ядра, редове и влакна. На собствен ред всяко ядро може да включва конфигурируем брой ALU, FPU, LSU и SFU. За основаване на прототипи могат да се употребяват Altera Arria 10, Altera Stratix 10, Xilinx Alveo U50, U250, U280 и Xilinx Versal VCK5000 FPGA.
За преструване на работата на чипа могат да се употребяват Verilator (симулатор на Verilog), RTLSIM (симулация на RTL) и SimX (софтуерна симулация).
