Intel представи триизмерен многослоен CMOS транзистор, при който захранването и директния контакт са от задната страна
На Международната конференция за електронни устройства на IEEE (IEDM) Intel показва своята технология за 3D Stacked CMOS транзистори от последващо потомство, при която зареждането и директният контакт се реализират от задната страна, с цел да се обезпечи по-голяма продуктивност и мащабиране на чиповете от последващо потомство.
Компанията заяви също по този начин за методите за мащабиране на неотдавнашните пробиви в научноизследователската и развойна активност в региона на противоположното подаване на зареждането, като да вземем за пример задните контакти, и първа показва сполучлива широкомащабна 3D монолитна интеграция на силициеви транзистори с транзистори от галиев нитрид (GaN) върху една и съща 300-милиметрова поставка.
„ Тъй като навлизаме в Ангстрьомната епоха и планираме да преминем оттатък петте нода след четири години, непрекъснатите нововъведения са по-важни от всеки път “, сподели Санджай Натараджан, старши вицепрезидент и общоприет управител на Intel за проучване на съставените елементи.
На IEDM 2023 откривателите на Intel дефинираха основните области на научноизследователската и развойна активност, нужни за продължение на мащабирането посредством ефикасното сливане на транзистори от друг вид. Заедно с подобряването на подаването на сила от задната страна и потреблението на нови материали за 2D каналите, Intel работи за основаването на опция до 2030 година да реализира един трилион транзистора в един корпус.
Най-новите проучвания на компанията показват опцията за отвесно разполагане на комплементарни полеви транзистори (CFET) с понижена стъпка на гейта до 60 nm. Това дава опция за възстановяване на успеваемостта на площта и продуктивността в композиция със зареждане от задната страна и директни контакти.
