Финландската компания Flow Computing представи нов подход за подобряване на

Финландската компания Flow Computing показа нов метод за възстановяване на продуктивността на процесорите, целящ да им върне основната роля в актуалните компютри.

Flow Computing предлага да се изоставят обичайните архитектури с идентични ядра в интерес на хибридна система, която комбинира общоприети ядра с блокове за паралелна обработка (Parallel Processing Unit, PPU). Този метод може да обезпечи до 100 пъти по-висока продуктивност в съпоставяне със съществуващите решения.

Новата архитектура предлага да се употребяват 4 общоприети ядра и 64 PPU на същото пространство, както обичайните решения с няколко идентични ядра. Този вид усъвършенства осъществяването на дилемите, които могат да бъдат паралелизирани. Концепцията на архитектурата беше показана на конференцията IEEE Hot Chips през август.

PPU блоковете са предопределени да ускорят осъществяването на паралелни задания, когато общоприетите процесори са неефективни, а прехвърлянето на дилемите към графичния процесор (GPU) е прекомерно ресурсоемко. Отбелязва се, че технологията на Flow Computing може да бъде потребна даже при дребни размери от задания, които до момента се считаха за сложни за паралелизиране заради разноските за тяхното систематизиране и синхронизация.

Компанията счита, че е мъчно да се сътвори единна архитектура, която да бъде усъвършенствана както за серийни, по този начин и за паралелни задания. Ето за какво Flow Computing разделя функционалностите: поредните задания се обработват от общоприетите процесорни ядра, а паралелните задания – от PPU, като се употребяват мощните страни на всеки вид ядро.

Четири съществени аспекта се вземат поради в PPU, с цел да се усъвършенства продуктивността на паралелната обработка:

Намаляване на латентността на достъпа до паметта, което значи намиране на решения за свеждане до най-малко на времето за престой, до момента в който данните се зареждат от паметта. Достатъчна ширина на честотната лента за връзка сред редом изпълнявани потоци от данни. Ефективна синхронизация, с цел да се подсигурява, че паралелните елементи на кода се извършват в верния ред. Паралелна обработка на ниско равнище, т.е. опция за по едно и също време потребление на няколко функционални блока, извършващи математически и логичен интервенции.

PPU употребяват многонишковост, с цел да скрият закъсненията при достъп до паметта: в случай че дадена нишка извика данни от паметта, друга нишка може да продължи осъществяването, до момента в който първата нишка чака отговор. Гъвкавата информационна мрежа в границите на PPU разрешава усъвършенстване на честотната лента и използване на паралелизация на ниско равнище. За минимизиране на закъсненията при синхронизация е създаден логаритъм за синхронизация на талази, който съгласно компанията е по-ефективен от обичайните протоколи.

За да се показват опциите на PPU е основан първообраз, основан на FPGA. При сравнителни проби тази архитектура сподели 100-кратно нарастване на продуктивността спрямо комерсиалните процесори, при изискване че PPU се употребява под формата на силициев чип с сходна периодичност. Понастоящем екипът работи по компилатор за PPU и обмисля да работи с производителите на процесори за по-нататъшно внедряване на технологията.